Sapin HDL Writer SAC HDL Writer est un outil EDA utilisé pour générer du code de transfert de Verilog Synthésizable Synthésizable (RTL).
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Sapin HDL Writer Classement & Résumé

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Sapin HDL Writer La description

Le sapin HDL Writer est un outil EDA (Electronic Design Automation) utilisé pour générer du code de transfert de fichier Verilog Synthésizable (RTL) du registre Verilog (RTL) pour fabriquer des filtres à sapin et des testbenches. Les options de conception incluent plusieurs canaux, ensembles de coefficients et spécifications d'utilisation des ressources (pour les FPGA). Les conceptions sont entièrement synchrones et enregistrées pour fournir des fréquences d'horloge maximales. Les taux d'horloge supérieurs à 300 MHz ont été mesurés sur des périphériques STRATIX et VARTEX (à l'aide de la synthèse de quartus et de la synthèse et des outils de lieu et de route). Étant donné que la vérification s'est révélée être une tâche de consommation de temps, l'écrivain FIR HDL crée une test automatique de vérification pour des réponses d'impulsion, d'étape et aléatoires, sur plusieurs canaux et ensembles de coefficients. Étant donné que le code généré est clair du texte Verilog, vous pouvez migrer la conception sur différentes familles, fournisseurs ou même à un circuit intégré spécifique à une application (ASIC). Reprenez le contrôle de vos conceptions avec le code source Clear Text RTL! reprendre le contrôle de votre conception Certains outils modernes Sapid HDL ont enlevé votre contrôle, limitant vos options et consomment des ressources indésirables. Par exemple, la plupart des outils qui créent des filtres de sapin pour les FPGA ont une croissance de bits d'affichage, produisant souvent des résultats supérieurs à 64 bits pour être arrondis à la sortie finale jusqu'à 16 bits. Les concepteurs font souvent face au choix d'utiliser des bits supplémentaires en production ou de rédiger leur propre filtre. L'écrivain HDL FIR vous permet de limiter la croissance de la largeur du bit en vous permettant de limiter la précision au multiplicateur, ainsi que de la sortie finale. Texte clair RTL L'écrivain HDL FIR crée un fichier de conception RTL clair de texte et un test Clear Text RTL Testbench. Encore une fois, la plupart des outils utilisent un code crypté ou créent un code de niveau de porte proche. Le code Généré Verilog RTL est un texte clair lisible par l'homme. Accès à Clear Text RTL Source vous met en charge votre code. Étant donné que les fichiers de testbench et de conception sont clairs texte Verilog, la simulation RTL est extrêmement rapide. La vérification automatique Verilog Testbench fournit une impulsion, une étape et un stimulus aléatoire (sur un ou plusieurs canaux) et vérifie les résultats de ROM pré-calculés. Une fois que tous les tests terminés, si aucune erreur n'est rencontrée, elle affiche le message que tous les tests ont passé.

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