Icarus verilog outil de simulation et de synthèse Verilog
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Icarus verilog Classement & Résumé

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Icarus verilog La description

Outil de simulation et de synthèse Verilog Icarus Verilog est un outil de simulation et de synthèse de Verilog. Il fonctionne comme compilateur, compilant Code source écrit dans Verilog (IEEE-1364) dans un format cible. Pour la simulation par lots, le compilateur peut générer une forme intermédiaire appelée VVP Assembly. Ce formulaire intermédiaire est exécuté par la commande `` vvp ''. Pour la synthèse, le compilateur génère des netlistes dans le format souhaité. Le compilateur approprié est destiné à élaborer et à analyser des descriptions de conception écrites sur la norme IEEE IEEE STD 1364-2001. La norme appropriée a été libérée vers le milieu de l'année 2001, bien que dans une forme électronique plutôt coûteuse. C'est une norme assez grande et complexe, il faudra donc un peu de temps pour y arriver, mais c'est le but. Note: icarus Verilog est un travail en cours et, étant donné que la norme linguistique ne se tient toujours pas non plus, elle sera probablement toujours.

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