Matériel :: Verilog :: Parser une grammaire complète pour analyse de code Verilog à l'aide de Perl
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Matériel :: Verilog :: Parser Classement & Résumé

Matériel :: Verilog :: Parser Mots clés

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Matériel :: Verilog :: Parser La description

Une grammaire complète pour analyse du code Verilog utilisant Perl Matériel :: Verilog :: Parser est un module Perl qui définit la grammaire complète nécessaire pour analyser tout code Verilog. En surcharge cette grammaire, il est possible de créer facilement des scripts Perl qui fonctionnent via Verilog Code et effectuent des fonctions spécifiques .Pro exemple, une hiérarchie.pm utilise du matériel :: Verilog :: Parser pour surcharger la règle de la grammaire pour les instanciations de module. Cette modification unique imprimera tous les noms d'instance qui se produisent dans le fichier analysé. Cela pourrait être utile pour créer un script de construction automatique ou un navigateur hiérarchique graphique d'une conception Verilog. Ce module est actuellement en version alpha. Tout code est sujet à changement. Les rapports de bogues sont les bienvenus.synopsis User Hardware :: Verilog :: Parser; $ parser = nouveau matériel :: Verilog :: anal; parseur; $ analyseur-> nom de fichier (@argv); Exigences: · Perl

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